摩尔定律的瓶颈, CPU(一)
2019-04-08摩尔定律的瓶颈
上世纪60年代，摩尔发现半导体晶体管制程发展的速度对于一个半导体厂商至关重要。
随着制程的进化，同样的芯片的制造成本会更低，因为单位面积晶体管数量提升导致相同的芯片所需要的面积缩小。所以制程发展速度如果过慢，则意味着芯片制作成本居高不下，导致利润无法扩大。
另一方面，如果孤注一掷把所有的资本都用来发展新制程，则风险太大，一旦研发失败公司就完蛋了。
摩尔发现当时市场上成功的半导体厂商的制程进化速度大约是每年半导体芯片上集成的晶体管数量翻倍，于是写了著名的论文告诉大家这个发展速度是成本与风险之间一个良好的折中，半导体业以后发展可以按照这个速度来。（Moore’s Law）
芯片的成本包括NRE成本（Non-Recurring Engineering，指芯片设计和掩膜制作成本，对于一块芯片而言这些成本是一次性的）和制造成本（即每块芯片制造的成本）。
在先进工艺制程，由于工艺的复杂性，NRE成本非常高。例如FinFET工艺往往需要使用double patterning技术，而且金属层数可达15层之多，导致掩膜制作非常昂贵。另外，复杂工艺的设计规则也非常复杂，工程师需要许多时间去学习，这也增加了NRE成本。
对于由先进制程制造的芯片，每块芯片的毛利率较使用落后制程制造的芯片要高，但是高昂的NRE成本意味着由先进制程制作的芯片需要更多的销量才能实现真正盈利。这使得芯片设计和制造所需要的资本越来越高，而无力负担先进工艺制程的中小厂商则不得不继续使用较旧的工艺。这也部分地打破了摩尔定律“投资发展制程-芯片生产成本降低-用部分利润继续投资发展制程”的逻辑。
从上图可以看出：2008年以前，先进制程有一个明显的爬坡阶段，但是如今更像是百花齐放了。
Andy gives, Bill takes away.
https://mp.weixin.qq.com/s/TmLSHVkeyqfU-9Jgir0czA
摩尔定律究竟死没死
对设计公司来说，28nm节点上的开发需要投入5310万美元，16nm需要1亿美元，而到了7nm，则需要将近3亿美元。在这之中，仅仅流片一项付出的成本，就从14nm的300万美元跃升至7nm的3000万美元。所以7nm就算降价，还是贵。
除了fin width（鳍的宽度）和gate length（栅极长度）这俩数据还相对接近我们所说的10nm/7nm这个工艺名称，其他各部分pitch/尺寸都没有达到或接近10nm/7nm的。
以前（在 190nm 以前），我们听到的这个工艺数字特指的就是gate length…，但在190nm以后工艺名称的数字增长，和实际gate length的缩减就已经不同步了。在7nm尤其是5nm以后，变得越来越没有关系…
1971年：10微米
1974年：6微米
1978年：3微米
1982年：1.5微米
1989年：1微米
1993年：0.8微米
1994年：0.6微米
1995年：0.35微米
1997年：0.25微米
1999年：0.18微米
2001年：0.13微米
2004年：90纳米
2006年：65纳米
2008年：45纳米
2010年：32纳米
2012年：22纳米
2015年：14纳米
2019年：7纳米
https://www.sohu.com/a/483240732_121124379
回顾CPU制程工艺发展
https://www.zhihu.com/question/290382241
为什么memory制程比CPU的制程低？
Makimoto’s Waves
Tsugio Makimoto（牧本次生），IEEE Robert N. Noyce Medal（2018）。曾任索尼CTO。半导体工业从NMOS到CMOS演进的先驱。
MOSFET device scaling principles，又称为Dennard缩放比例定律（Dennard scaling, 1974）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。
Dennard scaling是Moore’s Law的物理基础，而后者仅仅是个行业规律而已。
https://mp.weixin.qq.com/s/7kRePPUk_Xat8-7PsAO5XQ
晶体管逐渐变小，Dennard定律比摩尔定律更值得关注，散热和功耗推动芯片专业化
PPA（Power-Performance-Area）
Robert H. Dennard，1932年生，Southern Methodist University本科（1954）+硕士（1956）+CMU博士（1958）。IBM研究员，DRAM发明者。美国工程院院士，IEEE Fellow。
https://www.yicai.com/news/100419064.html
科技创新里程碑：IBM科学家Robert H. Dennard与改变世界的芯片
最后两行就说的是固定功耗能达到的最大速度，和固定速度需要的功耗；面积的比较是在上面，不同macro微缩的比例是不一致的。
https://www.zhihu.com/question/512906953
22nm芯片能做到7nm一样的性能吗？
https://zhuanlan.zhihu.com/p/614318358
“双”浅谈14nm+14nm>7nm是否真的可行
Bell’s law of computer classes（1972）：计算机每10年产生新一代，其设备或用户数增加10倍。
C. Gordon Bell，1934年生，MIT本科（1956）+硕士（1957）。DEC公司的技术灵魂人物（1958～1983），DEC创始人Kenneth Olsen的学弟和创业团队成员。
https://www.zhihu.com/question/20809971
多核之后，CPU的发展方向是什么？
摩尔定律的黄金时代，靠着工艺进步，软件工程师可以近乎无感地快速享受到硬件性能的红利。随着单核性能提升放缓，软件工程师需要关注更多多核的编程细节，来释放硬件的性能红利。随着单芯片能放的核数也日趋瓶颈，DSA架构、封装技术的演化、甚至System-on-Wafer的技术都涌现出来，期望能够进一步压榨晶体管的性能，也相应地对软件栈提出了更高的要求。
系统中对某一部件采用更快执行方式所能获得的系统性能改进程度，取决于这种执行方式被使用的频率，或所占总执行时间的比例。
产业价值链最底层的生产制造领域，即微笑曲线的中间。很多学理工科的人都有这个幻觉，觉得自己做技术做的价值曲线最左端的研发，有着光明的前途。但实际上99%的（对口就业）理工科学生最后都去了生产制造。对于新加坡的芯片行业，其实真正的研发是0，技术全部都是依靠欧美转移。
什么算真正最左侧的研发。还是以芯片光刻胶为例，国外光刻胶阻抗可以做到\(10^{15}\)，国内只能做到\(10^{10}\)，阻抗越高纯度越高，这中间是十万倍的差距。
微软对Arm服务器的评价：
“我并不需要你帮我省电，而是希望你帮我把更多的电变成更多的钱”
CPU
行业
IC行业的公司一般分为全流程的（IDM），著名公司如德州仪器，英特尔，三星，意法半导体，只做设计自己没有晶圆厂的（Fabless），比如英伟达，AMD，只负责制造的（Foundry），比如台积电。
台湾三大科学园区为竹科（新竹科学工业园）、中科（中部科学工业园）、南科（南部科学工业园）。台积电研发主要在竹科、量产在中科及南科。
那时行政院成立“台积电”与“联电”，分别交给张忠谋与曹兴诚。这两位在工研院就闹得不可开交，只好开两家公司给他们管。
台积电是很敢给工程师，联电是很敢给股东。后来就是优秀的工程师都往台积电跑，联电股票涨完几波就后继无力。
https://xueqiu.com/4081695675/165884010
梁梦松离职的四个点评
https://mp.weixin.qq.com/s/p2f59OngEOKFuELHEIl-hw
科普：芯片行业所说的IP是个什么东西？
Synopsys、Cadence、Siemens EDA（原Mentor）三大巨头垄断了全球EDA行业接近70%左右的市场份额。
项目管理中项目进度: WS=>ES=>CS=>MP
WS：Working Sample
ES：Engineering Sample
CS：Commercial Sample
MP：mass product
所以，可以理解为ES是工程样品，CS是出货样品。
Tape out是指芯片完成了设计，将设计数据交给fab开始生产，很多年前，完成的设计数据都是写到磁带里传给fab，设计团队将数据写入磁带叫tape in，fab读取磁带的数据叫tape out，现在科技发展了已经不用磁带了，但这个词还是沿用了下来。
wafer out是指wafer在fab完成了生产，设计的集成电路已经制造在硅基上了，开始要封装测试了。
全世界芯片行业目前的薪酬排名（仅对普通工程师而言）：
美国西部硅谷附近 > 洛杉矶附近 > 上海和深圳 > 美国东部 > 欧洲，欧洲约等于日韩台湾 > 印度 > 东南亚
https://zhuanlan.zhihu.com/p/342808728
谈谈ARM/MIPS的Archi-license架构许可模式、IP core授权模式，及其商业规则
3D芯片
随着半导体工艺日益接近物理极限，2D芯片已经不能满足进化的需要，芯片的设计也迈向了立体发展的阶段。目前主流的3D芯片技术包括FinFET（1999）与FD-SOI（2000），他们都是胡正明团队的作品。
胡正明，1947年生。台湾大学本科（1968）+UCB硕博（1970，1973）。台积电首席科学家，MIT教授。美国工程院院士，中科院外籍院士。
参考：
http://www.sohu.com/a/108777952_467791
多少年了，终于明白了FinFET与FD-SOI制程
https://mp.weixin.qq.com/s/NJBx8ndkBBedC81f3-DKOA
5nm以后的晶体管选择
https://mp.weixin.qq.com/s/YDFtuUlPtAYnJRYDuctOuA
胡正明获IEEE最高荣誉，一己之力续命摩尔定律数十年
https://zhuanlan.zhihu.com/p/260425739
FinFET的继任者：详解GAA晶体管
https://www.zhihu.com/answer/3389837693
现在ssd都可以用堆叠技术了，为什么CPU不能多堆几层呢，这样性能不就提升了吗？
https://www.zhihu.com/answer/3284871191
FinFET详解
nanosheet所需的highly-selective etch比EUVL推出还要晚，连ASML的EUVL都被纳入出口管制，就更别提LRCX和TEL的selective etch了，买不到设备怎么做nanosheet？
https://www.zhihu.com/question/620014852
DUV光刻机可以做GAA吗？
